练习十一. 简卷积器的设计.docVIP

PAGE 1 PAGE 0 练习十一. 简单卷积器的设计 // `timescale 100ps/100ps module con1(address,indata,outdata,wr,nconvst,nbusy, enout1,enout2,CLK,reset,start); input CLK, //采用10MHZ的时钟 reset, //复位信号 start, //因为RAM的空间是有限的，当RAM存满后采样和卷积都会停止。 //此时给一个start的高电平脉冲将会开始下一次的卷积。 nbusy; //从A/D转换器来的信号表示转换器的忙或闲 output wr, //RAM 写控制信号 enout1,enout2, //enout1是存储卷积低字节结果RAM的片选信号 //enout2是存储卷积高字节结果RAM的片选信号 nconvst, //给A/D转换器的控制信号,命令转换器开始工作,低电平有效 address; //地址输出 input [7:0] indata; //从A/D转换器来的数据总线 output[7:0] outdata; //写到RAM去的数据总线 wire nbusy; reg wr; reg nconvst, enout1, enout2; reg[7:0] outdata; reg[10:0] address; reg[8:0] state; reg[15:0] result; reg[23:0] line; reg[11:0] counter; reg high; reg[4:0] j; reg EOC; parameter h1=1,h2=2,h3=3; //假设的系统系数 parameter IDLE=9'b000000001, START=9'b000000010, NCONVST=9'b000000100, READ=9'b000001000, CALCU=9'b000010000, WRREADY=9'b000100000, WR=9'b001000000, WREND=9'b010000000, WAITFOR=9'b100000000; parameter FMAX=20; //因为A/D转换的时间是随机的，为保证按一定的频率采样，A/D //转换控制信号应以一定频率给出。这里采样频率通过FMAX控制 // 为500KHZ。 always @(posedge CLK) if(!reset) begin state<=IDLE; nconvst<=1'b1; enout1<=1; enout2<=1; counter<=12'b0; high<=0; wr<=1; line<=24'b0; address<=11'b0; end else case(state) IDLE:if(start==1) begin counter<=0; //counter是一个计数器，记录已 //用的RAM空间 line<=24'b0; state<=START;